Data Analysis for Investment & Control

VHDL로 작성한 32bit 부동소수점 프로세서 중 곱셈기입니다. Altera의 Quartus2에서 설계하였습니다. 연산 원리는 대략 아래와 같습니다. ------------------------------------------------------------------------------------------------------------------------------------------------------------------------- 덧셈/뺄셈기에 비해 곱셈기는 그 구조가 상대적으로 간단하다. 부동소수점 포맷이 부호, 지수부, 가수부로 나뉘어 있기 때문이다. 따라서 지수부끼리의 덧셈과 가수부끼리의 곱셈 결과를 조정하여 연산 결과를 만들어낸다. 이 과정에서 발생 가능한 zero, over..

VHDL로 작성한 32bit 부동소수점 프로세서 중 덧셈/뺄셈기입니다. Altera의 Quartus2에서 설계하였습니다. 연산 원리는 대략 아래와 같습니다. ------------------------------------------------------------------------------------------------------------------------------------------------------------------------- 덧셈/뺄셈기는 각 오퍼랜드의 절대값과 양수인지 음수인지에 따라 아래와 같이 몇 가지의 경우로 연산을 분류할 수 있다. 즉, 오퍼레이션의 종류와 각 오퍼랜드의 부호와 크기에 따른 경우의 수를 분석하여 각 케이스에 맞는 연산 수행을 하도록 정의되어 있다...