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Data Analysis for Investment & Control

32bit Floating-point Multiplier using VHDL

VHDL로 작성한 32bit 부동소수점 프로세서 중 곱셈기입니다. Altera의 Quartus2에서 설계하였습니다. 연산 원리는 대략 아래와 같습니다. ------------------------------------------------------------------------------------------------------------------------------------------------------------------------- 덧셈/뺄셈기에 비해 곱셈기는 그 구조가 상대적으로 간단하다. 부동소수점 포맷이 부호, 지수부, 가수부로 나뉘어 있기 때문이다. 따라서 지수부끼리의 덧셈과 가수부끼리의 곱셈 결과를 조정하여 연산 결과를 만들어낸다. 이 과정에서 발생 가능한 zero, over..
Robotics/Hardware 2009. 6. 10. 12:08
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